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   rtl 8019 在 无线电电子学 分类中 的翻译结果: 查询用时:0.803秒
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  rtl级
    Power Estimation of Digital Circuits Based on RTL
    基于RTL级的数字电路功耗分析
短句来源
    Automatically Extracting Sequential Information of Integrate Circuits Based on RTL
    自动提取RTL级集成电路时序信息
短句来源
    A 16×16 Bit Signed/Unsigned Synthesizable High-Speed Multiplier in High Level RTL Code
    16×16位带符号/无符号基于RTL级实现的可综合的高速乘法器
短句来源
    RTL Low Power Optimization Based on Functional Simulation
    基于功能仿真的RTL级低功耗优化
短句来源
    Optimization of Architecture for Viterbi Decoder on RTL Design Stage
    Viterbi解码器RTL级设计优化
短句来源
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  芯片rtl
    Ethernet interface circuit is realized using net-card chip RTL8019AS, and Ethernet data transmition function is realized using simplex TCP/IP protocol.
    利用网卡芯片RTL8019AS完成以太网硬件接口电路,采用精简的TCP/IP协议来完成以太网的数据传输功能;
短句来源
  rtl描述
    On the basis ofthe analysis of features of Verilog HDL and RTL description, this paper shows themethod of the construction of the module library and the conversion from RTL HDLdescription to gate-level description.
    文中分析了Verilog HDL语言和RTL描述的特点,介绍了该编译器解析Verilog HDL描述、创建功能模块类库以及将Verilog HDL的RTL描述转化为无层次分块的门级描述的基本原理和主要问题的解决策略。
短句来源
    On the basis of the analysis of features of Verilog HDL and RTL description,methods of the construction of the module library and the conversion from RTL HDL description to gate level description are showed.
    在对 Verilog HDL和 RTL描述的特点进行分析的基础上 ,阐述了该编译器解析 Verilog HDL描述、创建功能模块类库和将 RTL描述转化为无层次分块的门级描述的基本原理 ,提出了主要问题的解决策略。
短句来源
    If there is such a tool, for the control logic designed in Stateflow, the system engineer could provide the RTL description of the system to the IC engineer. Thus, the work of programming in HDL will be omitted, and the IC engineer could have more time to the design coming-up.
    如果存在这样的转换工具,对于使用Stateflow设计的控制逻辑部分,系统工程师可以直接向IC工程师提供系统的RTL描述,省去了IC工程师在硬件描述语言上的编程工作,使得他能够将更多的精力放在后续的设计中。
短句来源
    This paper introduces the characterlistics of VHSIC hardware description language. The difference between VHDL and computer advanced language, as well as the limitations of register RTL are discussed, and the methods of reducing the occupying rate of the hardware resource in design of programmable application specific integrated circuit are presented.
    介绍了硬件描述语言 VHDL的特点 ,讨论了 VHDL语言与计算机高级语言的区别及寄存器 RTL描述方式的限制 ,阐述了在可编程 ASIC设计中降低目标器件硬件资源占用率的技巧及方法
短句来源
    This paper discusses sequential logic synthesis systematically. On the basis of analyzing the format of RTL descriptions written by users, it presents a synthesis method which can synthesize both basic sequential logic circuits and complex sequential logic circuits which some other systems do not introduce, at the end of this paper, it shows some concrete examples.
    文章系统地论述了时序逻辑综合问题,在分析用户的 RTL描述形式的基础上,以具体算法的形式,提出基本时序逻辑电路描述综合的实现方法,同时对其它一些综合系统中未引用的复杂时序逻辑电路也提出了具体的综合实现方法。
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